“속도보다 중요한 건 안정 구현”…PCIe 고속화 안정성 검증 부상

HPC·AI·데이터센터의 데이터 처리량이 증가하면서 PCIe(PCI Express) 전송속도도 고속화되고 있다. 이에 따라 안정적 구현을 위한 검증 기술의 중요성도 확대되고 있다.

기존 측정 방식에는 한계가 존재한다. 규격을 충족하는 장치끼리도 연결 문제가 발생할 가능성이 있어, 업계는 실제 시스템 환경을 고려한 검증이 필요하다는 의견을 내놓고 있다.

이 같은 배경에서 텔레다인르크로이는 지난 17일 'PCIe & CXL 서밋 2026'을 개최했다. 행사에서는 PCIe·CXL 기술 동향과 차세대 고속 인터페이스의 주요 검증 과제가 공유됐다.

이번 행사에는 텔레다인르크로이·안리쓰·시놉시스·AMD가 참여했으며, 업계 전문가들이 세션 발표를 진행했다. 발표 주제는 PCIe 6.0·7.0 검증 기술과 AI 시대 PCIe·CXL 적용 방향이었다.

발표는 PCIe 6.0·7.0 시험과 대응, CXL 연계, AI·데이터 중심 시스템 적용 등으로 구성됐다. 세션 발표 주제는 PCIe 6.0 전기적 컴플라이언스·PCIe 7.0 대응, PCIe Gen6·7 리시버(Rx) 테스트, AI 시대 PCIe·CXL 기술 및 적용 동향, 차세대 데이터 중심 시스템용 PCIe Gen6·CXL 3.1 연결성, PCIe 7.0 프로토콜 테스트였다.

PCIe는 세대별로 고속화되고 있다. PCIe 전송속도는 약 3년마다 2배로 증가해 왔으며, PCIe 5.0 속도는 32GT/s, PCIe 6.0 속도는 64GT/s, PCIe 7.0 속도는 128GT/s이고, PCIe 8.0 개발 목표 속도는 256GT/s다. PCIe 6.0에서 7.0으로의 고속화도 이어지고 있다.

이 같은 고속화에 따라 검증 범위도 확대되고 있다. 검증 대상은 신호 무결성, 수신기 테스트, 링크 트레이닝, 프로토콜, 상호운용성으로 넓어지고 있으며, 이에 맞춘 PCIe 고속화 대응 안정성의 필요성이 부각됐다.

전송속도 증가에 따라 신호를 안전하게 전달하고 정확하게 측정하는 난도가 높아지고 있다. PCIe 6.0부터는 NRZ 대신 PAM4가 적용됐으며, PAM4는 4개 전압 레벨로 1심볼당 2비트를 전달하는 방식이다. PAM4 적용 결과 신호 레벨 간 전압 여유가 감소했고, 이에 따라 채널 손실·노이즈·지터의 영향이 확대됐다.

이날 첫 번째 세션 발표자로 나선 패트릭 코널리(Patrick Connally) 텔레다인르크로이 시니어제품마케팅 매니저는 Gen6 전환 후 기존 방식의 정확도가 부족하다는 점과 서로 다른 측정 환경에서 반복성이 부족하다는 점이 확인됐다고 설명했다. 그는 PCIe 6.0의 64GT/s PAM4 신호의 주요 전기적 테스트와 실제 검증 과정에서 발생 가능한 문제를 발표했으며, 오실로스코프 노이즈가 SNDR 측정에서 1~3dB 차이를 유발할 수 있다고 설명했다. 이어 그 차이가 경우에 따라 합격·불합격 판정의 분기 요인이 된다고 밝혔다.

PCIe가 고속화되면서 계측 대상만이 아니라 계측기 뿐만 아니라 측정 절차도 함께 정교해지고 있다. 이에 따라 전기적 특성을 정확히 확인하기 위한 측정 방식의 고도화가 진행되고 있다.

송신기 검증 방법도 세대별로 달라지고 있다. 송신기 이퀄라이제이션 측정에는 PCIe 6.0부터 LFPR 기반 방식이 적용됐고, PCIe 7.0에서는 송신기 지터 측정을 위해 6개 토글 패턴을 활용한다. 향후 PCIe 8.0 검증에서는 수직 노이즈 영향을 분리한 뒤 타이밍 지터를 확인하는 방식이 논의되고 있으며, 논의 대상 방식으로는 '타이밍-온리(Timing-only)'와 '퍼즈-온리(Phase-only)'가 제시됐다.

수신기 검증에서는 실제 시스템에서 발생 가능한 채널 손실·지터·노이즈를 정밀하게 재현하는 중요성이 커지고 있다. 수신기 검증의 목적은 최악 조건에서도 정상적으로 신호를 수용할 수 있는지 여부를 확인하는 데 있다.

발표 내용에 따르면 PCIe 7.0 링크의 초기 동작 속도는 128GT/s가 아니다. PCIe 7.0 링크는 2.5GT/s에서 시작하며, 각 단계의 속도 협상 뒤 목표 속도에 도달하는 방식을 사용한다. 이 과정에서는 속도 상승 과정의 링크 트레이닝과 이퀄라이제이션이 수행되며, 문제가 발생하면 리커버리(Recovery) 상태에 진입할 수 있고 더 낮은 속도로 동작할 수도 있다.

고든 게티(Gordon Getty) 텔레다인르크로이 프로토콜 솔루션 제품관리 이사는 'PCIe 7.0 프로토콜 테스팅'을 주제로 한 세션에서 PCIe 7.0 검증과 관련해 최종 동작 속도만으로 확인하는 것은 불충분하다고 설명했다. 그는 링크 형성 전 과정을 추적할 필요가 있으며, 문제 발생 지점을 확인할 필요도 있다고 밝혔다.

고든 게티는 채널 한계 확대에 따라 리타이머의 역할이 확대되고 있다고 설명했다. 또 여러 리타이머를 적용할 경우 구간별 신호 재생이 수행되고 구간별 이퀄라이제이션도 수행된다고 밝히며, 리타이머의 다중 적용에 따라 검증 지점이 증가한다고 말했다.

이런 흐름 속에서 업계는 PCIe가 128GT/s의 7.0 이후 256GT/s의 8.0으로 고속화가 진행되면서, 고속화로 인한 문제 대응에 전기적 특성의 규격 적합 측정만으로는 부족하다고 보고 있다. 이에 따라 실제 시스템 환경에서의 안정적 동작 검증 요구가 증대하고 있으며, 향후 PCIe 고속화가 지속될수록 측정 정확성의 중요성과 시스템 단위 상호운용성 확보를 위한 검증 역량의 중요성이 확대될 것으로 보고 있다.

텔레다인르크로이는 이날 업계 최초 PCIe 7.0 디버깅·검증용 프로토콜 시스템인 '서밋 Z74 엑서사이저(Summit Z74 Exerciser)'의 출시를 공개했다고 밝혔다. 이 제품은 PCIe 7.0 환경을 겨냥한 필요한 제어·가시성을 제공하는 솔루션으로, PCIe 고속화에 따른 상호운용성 문제를 엔지니어링 팀이 사전에 확인하고 디버그 주기를 단축하며 개발 위험을 감소할 수 있도록 지원한다.

출처: 테크월드뉴스 · 김혜진 기자
원문: https://www.epnc.co.kr/news/articleView.html?idxno=407128

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