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카이스트, 반도체 종류 달라도 ‘전기 잘 통하게’…차세대 AI칩 기술 개발

테크월드뉴스 · 2026년 9월 16일

(왼쪽부터) 여정인 박사과정, 김성연 박사과정, 조한빈 박사과정, 서준기 교수, 양성욱 박사과정, 웬슈안 주(Wenxuan Zhu) 박사후 연구원, 도길환 석사과정, (우상단) 고경민 교수 [사진=카이스트]

✦ AI 요약

카이스트 서준기 교수 연구팀이 원자 몇 개 두께의 초박막 반도체에 전기를 공급하는 새 소재 기술 '범용 반데르발스 터널링 주입기'를 개발했다고 16일 발표했다.

이 기술은 이셀레늄화주석(SnSe₂) 단일 소재로 p형·n형 반도체 모두에 전하를 주입해 기존의 서로 다른 전극 필요 문제를 줄이려는 것이다.

연구진은 p형 WSe₂ 트랜지스터의 최대 구동 전류가 기존 니켈 전극 소자보다 1,000배 이상 늘었고, n형 MoS₂ 트랜지스터는 온·오프 전류비 10억(10⁹) 이상을 기록했다고 밝혔다.

카이스트(KAIST) 생명화학공학과 서준기 교수 연구팀은 16일 원자 몇 개 두께의 초박막 반도체에 전기를 원활하게 공급하기 위한 새 소재 기술로 '범용 반데르발스 터널링 주입기(Universal van der Waals Tunneling Injector)'를 개발했다고 발표했다. 이번 개발에는 연세대학교, 중국 베이징 계산과학연구센터, 한국과학기술연구원(KIST), 울산과학기술원(UNIST), 삼성전자 연구진이 공동연구로 참여했다.

이번 기술은 초박막 반도체에 전기를 넣는 방식의 한계를 줄이려는 데 초점이 맞춰졌다. 기존에는 서로 다른 종류의 반도체마다 각기 다른 전극이 필요했지만, 새 기술은 하나의 소재로 p형·n형 반도체 모두에 전하를 주입할 수 있어 차세대 AI·저전력 반도체의 소형화 가능성과 3차원 집적 가능성을 높일 것으로 기대된다.

연구진이 이셀레늄화주석(SnSe₂) 단일 소재 활용 기술을 구현했다. 이 기술은 서로 다른 2종 초박막 반도체에 전기를 효과적으로 공급하는 내용이다.

트랜지스터는 전기 흐름을 제어하는 초소형 스위치다. 트랜지스터는 전자 이동 n형과 정공 이동 p형으로 구분된다. 실제 반도체 칩에는 CMOS(상보형 금속산화물반도체) 구조가 널리 활용된다. CMOS는 두 종류 트랜지스터의 결합 구조다.

최근 2차원 반도체는 차세대 소자 후보로 주목받고 있다. 2차원 반도체의 두께는 원자 몇 개 수준이다. 초박막 특성을 활용하면 반도체 소자를 다층으로 적층할 수 있다. 이에 따라 동일 면적 내 트랜지스터 집적도가 증가하는 효과를 낼 수 있다.

다만 기존 방식은 금속 전극을 직접 연결하는 방식이었다. 이 방식은 제조 과정에서 초박막 반도체가 손상될 가능성이 있었다. 또 전하 이동을 방해하는 장벽이 발생할 가능성도 있었다. p형·n형 반도체는 전하 주입 조건이 상이하다. 이 때문에 기존에는 p형·n형에 서로 다른 전극 소재가 필요했다.

연구진은 초박막 반도체의 접촉 과정에서 발생하는 손상과 접촉면 문제를 줄이기 위해 이셀레늄화주석을 활용했다. SnSe₂는 다른 반도체와 강한 화학결합 대신 반데르발스 힘 기반으로 접촉하며, 이를 통해 초박막 반도체의 손상을 줄이고 매끄러운 접촉면을 형성했다.

SnSe₂는 연결되는 반도체의 종류에 따라 서로 다른 전하 이동 방식을 구현했다. p형 이셀레늄화텅스텐(WSe₂)에서는 밴드 간 터널링이 적용됐고, p형 WSe₂의 전하 이동은 높은 장벽을 직접 극복하는 방식이 아니라 터널링으로 이뤄졌다. n형 이황화몰리브덴(MoS₂)에서는 전기장으로 장벽을 얇게 해 터널링을 유도했다.

그 결과 연구진은 n형·p형 반도체별로 별도 전극이 필요했던 구조를 하나의 소재로 통합할 가능성을 확인했다. 또 SnSe₂를 적용한 p형 WSe₂ 트랜지스터는 기존 니켈 전극 소자와 비교해 최대 구동 전류가 1,000배 이상 증가했다.

n형 MoS₂ 트랜지스터의 스위칭 성능 향상은 전류 온·오프 제어 성능 개선으로 이어졌다. 이 트랜지스터는 온·오프 전류비 10억(10⁹) 이상을 기록했으며, 온 상태에서는 전류 흐름이 원활하고 오프 상태에서는 전류 차단이 효과적인 것으로 나타났다.

연구진은 이를 바탕으로 n형·p형 트랜지스터를 결합한 CMOS 인버터를 제작했으며, 반복적 전기 신호에도 안정적으로 작동하는 것을 확인했다. 이번 연구의 의의는 반도체 종류별로 개별 전극을 설계해야 했던 기존 방식에서 탈피해, 하나의 소재로 전하 주입 문제를 해결했다는 데 있다.

향후 대면적 제조 기술이 확보되면 3차원 반도체 기술 발전 가능성을 제시할 수 있으며, 집적 공정 기술이 확보되면 원자 수준 두께의 2차원 반도체를 다층 적층할 가능성도 있다. 이를 통해 동일 공간 내 더 많은 트랜지스터를 집적하고, 전력 소모를 감소시키며, 연산 성능을 향상할 수 있을 것으로 기대된다. 이러한 활용은 차세대 AI 반도체와 초저전력 전자기기 분야에서 기대된다.

서준기 카이스트 교수는 이번 연구가 단층 2차원 반도체의 전하 출입 핵심 난제 관문을 한 종류 소재로 해결할 가능성을 제시했다고 밝혔다. 이어 직접 성장·대면적 공정 기술이 추가되면 저전력 2차원 CMOS 집적회로의 실용화가 가속될 것으로 기대된다고 설명했다.

이번 연구에는 카이스트 조한빈 박사과정생이 제1저자로 참여했으며, 연세대학교 고경민 교수와 KAIST 서준기 교수가 공동교신저자로 참여했다. 연구 결과는 국제학술지 '어드밴스드 머티리얼즈(Advanced Materials)'에 지난 8월 12일 온라인 게재됐으며, 연구는 삼성전자 신진산학연구과제와 과학기술정보통신부·한국연구재단 우수신진연구사업, 과학기술정보통신부·한국연구재단 개척연구사업의 지원을 받아 수행됐다.

출처: 테크월드뉴스 · 박규찬 기자
원문: https://www.epnc.co.kr/news/articleView.html?idxno=406999